开发管理岗（FPGA硬件工程师方向）

（一）岗位职责
1.负责FPGA整体架构设计、模块拆分、技术方案选型与落地，主导终端、采集设备、边缘控制硬件的FPGA研发与迭代。
2.负责传感器数据采集、高速AD/DA信号处理、并行数据接收、数据预处理、数据降噪、时序对齐等IoT底层逻辑开发，实现高精度、高可靠工业数据采集链路。
3.负责工业物联网通信逻辑开发，包含各类工业总线、串口、SPI/I2C、高速IO等接口逻辑实现，完成设备数据上云、边缘交互、多设备联动通信链路搭建。
4.承担FPGA硬件加速、实时逻辑处理开发工作，对工业海量采集数据进行并行预处理、协议解析、数据打包、时序优化，降低嵌入式CPU负载，提升终端实时性。
5.负责系统时序收敛、跨时钟域处理、稳定性优化、资源与功耗优化，解决工业复杂工况下的干扰、时序抖动、偶现异常等问题，保障产品工业化、可量产、高可靠。
6.独立完成模块详细设计、Verilog编码、仿真验证、板级调试、问题复盘，输出完整的设计文档、仿真用例、测试报告，保证研发流程规范可追溯。
7.配合硬件、嵌入式、软件、产品团队完成软硬件协同设计、联调验证、批量试产与交付，主导项目关键技术攻关与风险把控。
8.沉淀可复用FPGA模块、通用驱动、通信组件与设计规范，推动团队技术标准化建设，协助团队能力升级。
（二）任职要求
1.本科及以上学历，电子信息、微电子、集成电路、自动化、通信工程等相关专业，5-8年及以上FPGA开发经验，有工业硬件、物联网终端、数据采集设备项目完整落地经验。
2.校园招聘招录对象为 2026 届统招硕士毕业生，优秀统招本科学历也可考虑；
3.精通Verilog HDL，熟练状态机、流水线、跨时钟域、FIFO、异步同步处理，具备大规模、高稳定、可量产FPGA项目设计能力。
4.熟练使用Vivado/Quartus开发工具，熟练时序约束、时序分析、布局布线、时序收敛、仿真调试全流程。
5.具备丰富的工业传感器采集、AD/DA、高速数据传输、实时数据预处理开发经验，熟悉工业硬件设计逻辑与稳定性要求。
6.熟悉工业常用通信接口与总线，具备串口、SPI、I2C、CAN等接口FPGA开发经验，了解工业物联网通信架构者优先。
7.具备优秀的问题定位、调试排查、技术攻关能力，能够独立解决板级时序、稳定性、干扰、数据异常等工程问题。
8.熟悉工业产品量产流程，具备可靠性、抗干扰、宽温工况下的FPGA设计优化思维。
9.熟悉国产FPGA平台，具备国产芯片适配与替代开发经验。