FPGA开发工程师

工作职责：1、负责FPGA项目整体开发工作，涵盖需求梳理、方案设计、RTL代码编写、功能/时序仿真、综合布线、板级调试、问题迭代及量产落地全流程工作。
2、核心负责常用低速外设接口开发，熟练掌握 SPI、I2C、UART 等通用串行通信协议，能够独立完成协议时序解析、RTL逻辑实现、仿真验证及板级调试，独立完成各类外设对应的FPGA硬件驱动开发、适配与优化工作。
3、具备扎实的硬件读图能力，可独立看懂硬件原理图，精准掌握FPGA引脚分配、时钟电路、复位电路、电源电路及外设连接逻辑，可配合硬件工程师开展电路方案评审、软硬件联调，快速定位并解决软硬件适配问题。
4、负责FPGA工程时序约束、时序收敛、资源优化、稳定性调试，规避时序违规、亚稳态、信号冲突等问题，保障产品长期稳定运行。
5、规范编写项目技术文档，包括设计方案、接口说明、仿真报告、调试日志、版本迭代记录等，完成技术资料归档，保障项目可维护、可迭代。
6、配合嵌入式、硬件、测试团队完成软硬件协同调试、功能验证、性能测试，参与技术预研、难点攻关及技术方案优化。

任职要求：1、电子信息、通信工程、自动化、微电子、计算机等相关专业，本科及以上学历，2年及以上FPGA独立开发经验。
2、精通基础串行通信协议：深入理解 UART、I2C、SPI 底层时序原理、通信机制、容错处理，能够从零实现协议逻辑、完成仿真验证和板上实测，熟练开发各类传感器、外设对应的FPGA底层驱动。
3、具备优秀的硬件读图能力：能够独立读懂完整硬件原理图，熟悉FPGA与外设、MCU、电源、时钟、复位的硬件连接逻辑，可独立排查硬件相关逻辑异常问题。
4、熟练掌握 Verilog / VHDL 硬件描述语言，代码风格规范，具备模块化、可复用设计思维，杜绝冗余逻辑和不规范时序写法。
5、熟练使用 Vivado/Quartus 等主流FPGA开发工具，熟练使用 Modelsim 等仿真工具，能够独立搭建仿真测试环境，完成功能仿真、时序仿真。
6、熟练使用示波器、逻辑分析仪等调试工具，具备丰富的板级调试经验，可快速定位时序问题、通信异常、驱动适配故障等各类问题。
7、掌握数字电路基础，理解时序逻辑、组合逻辑、亚稳态、同步/异步复位、跨时钟域处理等核心知识点。