RTL设计验证工程师-RTL Design Verification Engineer(J16348)

岗位职责
1.负责block level, Sub-system level, system level 电路验证，包括前仿、后仿
2.负责AI-LLM等智能化技术在数字电路设计与验证的探索与应用；
3.维护基于SPICE网表的后仿验证环境，包括单元测试与回归测试；
4.制定测试计划,验证设计的内部时序/功能，执行覆盖率与回归测试，分析表夏盖率缺口并制定多样化策略以填补覆盖漏洞。

岗位要求
1.具备数字电路设计的知识；
2.熟悉Cadence/Xrun, Synopsys/VCS 等主流EDA设计工具；
3.精通systemveilog语言；
4.了解数字电路验证框架，OVM/UVM等
5.有定制电路设计、数字电路设计经验者优先；
6.具有LPDDR4/LPDDR5/DDR4/DDR5 DRAM产品经验者优先；
7.具备Perl、Python脚本经验者优先；
8.良好的团队合作与沟通能力，具备一定管理经验；
9.学习能力强，能在灵活、动态的环境中积极主动地开开展工作。