FPGA开发工程师（上海） - 思特威社招

岗位描述

岗位职责：

1、负责图像采集与处理系统的FPGA方案设计，完成芯片选型、资源评估及管脚/时钟约束规划，主导技术评审；

2、独立负责图像传感器（CMOS/CCD）数据流全链路开发，包括MIPI/LVDS解串、图像预处理流水线、DDR缓存控制及高速上传逻辑；

3、主导FPGA逻辑与ARM/CPU的软硬件联调，解决量产过程中遇到的极端时序违例、跨时钟域（CDC）亚稳态及器件等深层次硬件问题；

4、负责系统级的时序收敛（Setup/Hold）、资源利用率优化（LUT/RAM/DSP）及功耗压降分析，确保产品在高分辨率高帧率下的稳定性；

5、制定部门内部的Verilog/SystemVerilog代码规范，负责核心IP的版本管理与维护，撰写高质量的设计文档及测试报告；

任职要求：

1、电子、通信、自动化或计算机相关专业，本科及以上学历（硕士优先）；

2、3年以上FPGA开发经验，具备至少1款完整图像类产品的量产交付经历者优先（从RTL设计到整机稳定出货）；

3、精通Verilog / SystemVerilog，深入理解时序分析理论（Timing Analyzer），具备独立解决复杂路径延时问题的实战能力；

4、精通Xilinx Vivado平台；熟悉Vitis或SDSoC者更佳；

5、熟练掌握I2C/I3C、SPI、UART等控制总线，具备MIPI CSI-2/DSI、Sub-LVDS、DDR3/4（MIG）、PCIe（XDMA/AXI Bridge）等实际项目开发经验，能熟练使用IBERT/ ChipScope进行物理层调试；

6、极强的故障排查逻辑思维，能独立阅读英文原版芯片手册（Datasheet/Errata），具备跨部门（硬件/软件/算法）高效沟通与协作能力；

加分项（具备任意一项优先）：

1、有高分辨率（4K及以上）、高帧率（120fps+）图像传感器调试经验；

2、有国产FPGA平台（如紫光同创、安路、高云）的移植经验；

3、熟悉AXI4总线协议，有基于Zynq MPSoC或Versal的异构计算开发经验。