芯片中端设计工程师8354

工作职责
1. 参与项目中 SOC 中端流程的建设与执行，学习并协助 RTL to Netlist 的实现流程及相关质量检查（QC）流程；

2. 支援 Synthesis / DFT（MBIST、SCAN）/ LEC / CLP / STA / Timing ECO / Power ECO 等相关流程的自主平台开发与脚本编写，逐步承担自动化 flow 的搭建与维护工作；

3. 参与项目 DFT / Clock / SDC / UPF 等架构规划的资料整理、方案学习与辅助设计，理解芯片中端顶层设计方法；

4. 协助定位并解决中端基于 block level 和 fullchip level 的前/后端流程交付问题，积累跨前端与后端协同的实战经验。

工作要求
1. 通信、电子、计算机、微电子等相关专业，2027届硕士及以上应届毕业生；

2. 掌握 Verilog 等硬件描述语言，具备基本的数字电路基础，能阅读并理解 RTL 代码；

3. 具备 Tcl / Perl / Python 中至少 1 种脚本语言的基础能力，有课程项目或竞赛中的实际编码经历者优先；

4. 了解 SOC 前端实现流程，对 Synopsys / Cadence 主流 EDA 工具（如 DC/Genus、PrimeTime、Formality/Conformal 等）有认知或实训经验者优先；

5. 有 FPGA 开发、IC 设计竞赛、EDA 流程实训、子系统集成或流程自动化相关项目经历者优先；

6. 具备良好的学习能力、沟通能力和团队合作精神，能快速适应工程化协作环境。