编译架构师

岗位职责

负责异构计算编译器整体架构的设计与定义，涵盖前端语言接入（CUDA/HIP/C++/Python 等）、中间表示（IR）设计、多级优化 Pass 架构与后端代码生成（面向 GPU/NPU 等 AI 加速器）；

制定编译器架构方案与模块规格：编译流水线组织、IR 层级与合法性规则、Pass 管理与依赖调度、自动微分/算子融合等关键机制，确保架构的可扩展性与长期演进能力；

主导面向自研 GPU/AI 芯片的代码生成架构：指令选择、寄存器分配、指令调度、warp 调整（warp specialization）、向量内存合并（coalescing）与 bank conflict 消除等后端优化设计；

针对大模型训练/推理场景，主导图编译与算子级优化架构：计算图捕获与降级、算子融合策略、auto-tuning/自动切分（tile/并行划分）机制设计，与推理引擎/框架团队协作实现端到端性能最优；

与芯片架构、驱动/runtime、框架团队紧密协作，定义软硬件接口（ISA、内存模型、编程模型），确保编译器与硬件特性的高效协同；

引领团队解决编译器核心难题（正确性、编译性能、优化效果），建立基准测试与性能回归体系，对编译器整体质量与竞争力负责；

跟踪编译技术演进（MLIR、TVM/ Triton、动态 shape、稀疏编译等），制定技术路线图。

通信地址：联络与团队

跟踪编译技术演进（MLIR、Triton、动态 shape、稀疏编译等），制定技术路线图。

任职要求

计算机、软件工程、微电子等相关专业，本科及以上学历，3 年以上编译器研发经验；

精通编译原理与主流编译架构，深入理解 LLVM/MLIR 生态（Pass 机制、IR 设计、TableGen 等），有大型编译器项目的架构或核心模块开发经验；

深入理解 GPU/SIMT 架构的后端代码生成：指令选择、寄存器分配、指令调度、Divergence 处理、内存合并优化等；

熟悉 CUDA/HIP 编程模型与 GPU 软硬件栈，理解 GPU 微架构（寄存器堆、共享内存、warp 调度）对编译优化的影响；

精通 C/C++，具备大型系统软件的架构能力；熟悉 Python 者优先；

良好的英文文档读写能力，能独立撰写架构文档与技术方案；

沟通协作能力强，具备跨团队（芯片架构/驱动/框架）协作经验，能带领团队解决复杂技术问题。

加分项

有 GPU/AI 加速器编译器（XLA、TVM、Triton、MLIR-based 自研编译器等）架构或核心开发经验；

有 LLVM/MLIR 上游社区贡献（merged patch）；

有指令集/ISA 设计或与硬件架构团队联合定义接口的经验；

有 auto-tuning、cost model、动态 shape 编译等方向经验；

有 CUDA kernel 手写优化经验，深刻理解软硬件协同优化；

有顶会论文（CGO/PLDI/ASPLOS/PPoPP）或核心专利。