高速接口架构师（GPU/AI）

职位概述

作为资深高速接口架构师，专注于GPU/AI/数据中心SoC中的先进互连与I/O子系统。作为高速接口技术负责人，您将主导定义下一代高性能、低功耗、高可靠性的芯片级互连接口架构，覆盖PCIe、CXL、UCIe、HBM、DDR及SerDes PHY等关键模块。要求不仅精通协议规范与物理层原理，还需具备系统级视角，能够统筹电气、时序、功耗、面积与可测性（SI/PI/Timing/Power/Area/DFT）的协同设计。通过制定清晰、可落地的架构方案，指导IP、SoC与软件团队高效协作，在满足极致带宽、低延迟和高能效目标的同时，确保产品在数据中心、AI加速及高端计算市场的互连竞争力。

核心职责

接口架构定义：主导SoC高速接口整体架构，包括PCIe/CXL/UCIe控制器与PHY集成、HBM/DDR内存子系统拓扑、Die-to-Die互连方案及SerDes通道规划，平衡性能、功耗与面积。

协议演进与标准落地：深度掌握PCIe 5.0/6.0、CXL 2.0/3.0、UCIe 1.x等最新标准，评估其在SoC中的实现可行性与商业价值，推动前沿技术导入。

低功耗与能效优化：针对高速接口高功耗特性，设计链路级电源管理（如PCIe L1/L1.2、UCIe Sleep/Standby、HBM Self Refresh）、自适应速率调节及快速唤醒机制，实现“按需供电”。

信号与电源完整性协同：与封装、PCB及PHY团队紧密协作，定义通道建模、均衡策略、参考时钟分布及电源噪声预算，确保从Die到系统级的信号鲁棒性。

软硬协同与系统集成：定义固件/驱动层对高速接口的配置与状态管理接口（如ASPM使能、CXL设备枚举、HBM带宽监控），支持操作系统（Linux/Windows）和虚拟化环境下的高效使用。

DFT与可测试性设计：规划高速接口的内建自测（BIST）、环回（Loopback）、眼图监测及生产测试方案，保障量产良率与硅后调试效率。

回片与量产支持：主导硅后高速接口功能、性能与功耗调试，快速定位链路训练失败、误码率超标或功耗异常等问题，指导跨团队完成修复与优化。

任职要求

学历：电子工程、微电子、通信或相关专业硕士及以上。

经验：5年以上高速接口架构或SoC集成经验，主导或核心参与至少2款成功流片的大规模SoC（如AI加速器、GPU、服务器CPU），包含PCIe 4.0+、HBM2E+ 或 UCIe 等先进接口。

协议深度：深入理解至少两类高速接口协议栈（如PCIe+CXL，或HBM+UCIe），熟悉事务层、数据链路层与物理层交互机制。

硅后经验：具备芯片回片阶段高速接口Bring-up、误码率（BER）测试、功耗分析及系统级互操作性验证的实战经验。

跨平台系统经验：

o熟悉Linux内核PCIe/CXL子系统、ACPI、UEFI固件初始化流程；

o了解Windows WDF/WDM驱动模型及WHEA错误处理机制者优先。

成果导向：有在量产芯片中实现高带宽（如128GB/s HBM3、512 GT/s PCIe 6.0）、低功耗或高可靠性互连的实际案例。

技能要求

精通高速串行链路架构，熟悉SerDes关键指标（如眼图、抖动、FOM）、均衡（CTLE/DFE）、时钟架构（Refclk、SRNS/SRIS）。

熟悉先进封装（2.5D/3D、Chiplet）对互连设计的影响，了解UCIe Tile-to-Tile通信模型与Retimer应用场景。

掌握高速接口功耗建模与优化方法，熟练使用工具（如Keysight ADS、Ansys HFSS、Synopsys PrimeSim）进行通道仿真者优先。

具备PPA（性能-功耗-面积）与SI/PI联合分析能力，能权衡带宽、延迟、能效与成本目标。

熟练使用Python/TCL进行自动化脚本开发，具备Verilog/SystemVerilog基础以理解RTL行为。

优秀的跨团队沟通与技术领导力，能有效协调IP、SoC、封装、软件及验证团队达成系统级目标。