AW_IC后端-逻辑综合工程师

岗位职责：

1.负责执行block与chip level Synthesis、Formal check等工作；

2.交付综合后gate-level netlist及sdc给P&R，协助P&R同事解决design的timing closure问题；

3.负责完成芯片的timing signoff；

4.能够理解前端设计，clock/reset结构，DFT方案，独立进行综合和时序约束工作；

5.配合RTL designer完成RTL QA相关检查，协助修复RTL问题；

任职资格:

1.微电子、电子工程等相关专业硕士及以上学历；

2.练使用DC/Formality/PrimeTime/RC/LEC/Tempus/VCLP等EDA工具；

3.熟练使用tcl/perl/shell/python/makefile等工具编程，脚本能力强者优先；

4.熟悉SOC DFT设计者优先；

5.悉Low Power Design 设计者优先；

6.具有良好的表达沟通能力及团队合作精神，具有较强的独立工作能力和动手能力。