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纳芯微

【2027届校招】平台设计工程师(J11561)

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岗位描述

职位描述
1、测试结构设计与版图实现

1.1 紧密协同工艺集成、器件、模型团队,深入理解工艺开发各阶段的关键挑战 (如关键层次对准、刻蚀负载效应、CMP平坦性等),针对性地设计用于监测工艺窗口、器件特性(Vt、Idsat、Ioff、Rdson等)及可靠性指标的测试结构。

1.2 独立完成测试芯片的版图设计与验证,确保工艺窗口、设计规则、电学规则的可靠签核。

2、MPW维护与Tape-Out流程开发维护

2.1 负责维护工艺研发中 MPW 的测试芯片版图数据库与 shuttle schedule,确保各项目测试芯片在MPW 框架下的兼容性与准时交付。

2.2 主导建立并持续优化 MPW/ NTO的标准化 Tape-Out全流程,制定并维护各环节的checklist 与交付规范,确保TO环节的高效、零缺陷运行。

3、设计文档创建与知识管理

3.1 负责主导编写、更新和维护面向产线的核心技术文档,重点是平台应用手册。

3.2 将复杂的工艺数据、可靠性规范及失效案例,转化为设计工程师易于理解和应用的设计指南、checkist与最佳实践。

3.3 确保Design Manual、PDK、模型文件及设计规则之间的一致性,建立知识库,成为设计团队可信赖的权威知识源。

任职条件
【学历要求】

1、学历要求:本科及以上

2、专业要求:微电子学、物理学、材料科学等相关专业

【专业知识要求】

1、熟悉半导体工艺制造技术

2、熟悉半导体物理/器件物理

3、理解CMOS/BCD等工艺的制造流程、器件物理及关键电学参数

4、熟悉完整的设计流程与 Tape-Out流程

5、熟练使用版图设计工具(如Virtuoso)及物理验证工具(如Calibre)

【工作技能要求】

1、具备较强的沟通能力和团队合作精神,能够与其他部门有效协作

2、熟悉半导体生产工艺流程,能看懂工艺Flow并能把器件从断面图转换成平台版图

3、掌握test key设计能力,具备一定半导体器件理论基础,能为工艺开发设计相应的监控结构

4、有一定项目管理能力,能管理 test key 开发、检查、Tape-Out、JDV、技术文档整流程开发任务

5、熟悉Layout 工具与Calibre 语言

[加分项]

1、有FAB实习/项目经历,了解testkey设计或版图实现流程

2、有CMOS/BCD工艺平台相关研究或项目经验

3、有TCAD仿真、PDK开发或版图设计相关论文/竞赛/项目产出

半导体/芯片方向的申请准备

先核对岗位要求与自己的经历,再准备档案、投递和面试。

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