岗位描述
工作内容
1. 自研3D Stack DRAMC控制器开发&维护。
2. 3rd lpddr IP 的评估、导入、集成。jedec 规范研究和跟踪。
3. dramc/bus perf 建模。
任职条件
1、计算机、微电子、集成电路、电子信息等相关专业,硕士及以上学历;
2、具备扎实的数字电路基础知识,熟练使用 Verilog / SystemVerilog 进行 RTL 设计;
3、熟悉DDR JEDEC协议者优先;
4、熟悉 AMBA 系列总线协议(AXI / AHB / APB / CHI 等),有跨时钟域(CDC)设计经验者优先;
5、有 IP / 模块级设计或验证经验者优先;在 DRAMC、CBB 或 NoC 任一方向有相关经验者优先;
6、熟悉 Lint、CDC、综合、时序分析等流程者优先;
7、具备脚本编写能力与经验(Makefile / Python / Perl / TCL);
8、主动积极,学习能力和沟通能力强,具备团队协作精神。